PCI-SIG संस्थेने PCIe 6.0 स्पेसिफिकेशन स्टँडर्ड v1.0 पूर्ण झाल्याचे घोषित करून, ते अधिकृतपणे प्रसिद्ध केले आहे.
परंपरेनुसार, बँडविड्थचा वेग दुप्पट होत असून, x16 वर तो 128GB/s (एकदिशात्मक) पर्यंत पोहोचतो. तसेच, PCIe तंत्रज्ञानामुळे फुल-डुप्लेक्स द्विदिशात्मक डेटा प्रवाहाची परवानगी मिळत असल्याने, एकूण दुतर्फा थ्रुपुट 256GB/s आहे. योजनेनुसार, मानक प्रकाशित झाल्यानंतर 12 ते 18 महिन्यांत, म्हणजेच सुमारे 2023 मध्ये, याची व्यावसायिक उदाहरणे उपलब्ध होतील आणि ती सर्वप्रथम सर्व्हर प्लॅटफॉर्मवर असावीत. PCIe 6.0 लवकरच या वर्षाच्या अखेरीस येईल, ज्याची बँडविड्थ 256GB/s असेल.
तंत्रज्ञानाबद्दल बोलायचे झाल्यास, PCIe 6.0 हा PCIe च्या जवळपास २० वर्षांच्या इतिहासातील सर्वात मोठा बदल मानला जातो. खरे सांगायचे तर, PCIe 4.0/5.0 हे 3.0 चे किरकोळ बदल आहेत, जसे की NRZ (नॉन-रिटर्न-टू-झिरो) वर आधारित 128b/130b एन्कोडिंग.
PCIe 6.0 ने PAM4 पल्स AM सिग्नलिंग आणि 1B-1B कोडिंगचा वापर सुरू केला, ज्यामुळे एकाच सिग्नलमध्ये चार एन्कोडिंग (00/01/10/11) अवस्था असू शकतात, जे पूर्वीच्या तुलनेत दुप्पट आहे आणि 30GHz पर्यंतची फ्रिक्वेन्सी शक्य होते. तथापि, PAM4 सिग्नल हा NRZ पेक्षा अधिक नाजूक असल्यामुळे, लिंकमधील सिग्नल त्रुटी सुधारण्यासाठी आणि डेटाची अखंडता सुनिश्चित करण्यासाठी त्यात FEC (फॉरवर्ड एरर करेक्शन) यंत्रणा समाविष्ट केली आहे.
PAM4 आणि FEC व्यतिरिक्त, PCIe 6.0 मधील शेवटचे प्रमुख तंत्रज्ञान म्हणजे लॉजिकल स्तरावर FLIT (फ्लो कंट्रोल युनिट) एन्कोडिंगचा वापर. खरे तर, PAM4, FLIT हे नवीन तंत्रज्ञान नाही, 200G+ अल्ट्रा-हाय-स्पीड इथरनेटमध्ये ते खूप पूर्वीपासून वापरले जात आहे. PAM4 चा मोठ्या प्रमाणावर प्रसार न होण्याचे कारण म्हणजे फिजिकल लेयरचा खर्च खूप जास्त होता.
याव्यतिरिक्त, PCIe 6.0 मागील आवृत्त्यांशी सुसंगत राहते.
परंपरेनुसार, PCIe 6.0 ने I/O बँडविड्थ दुप्पट करून 64GB/s पर्यंत वाढवली आहे. यामध्ये सध्या अस्तित्वात असलेल्या 8GB/s च्या PCIe 6.0X1 एकदिशात्मक बँडविड्थ, 128GB/s च्या PCIe 6.0×16 एकदिशात्मक बँडविड्थ आणि 256GB/s च्या PCIe 6.0×16 द्विदिशात्मक बँडविड्थचा समावेश आहे. आज मोठ्या प्रमाणावर वापरल्या जाणाऱ्या PCIe 4.0 x4 SSDs ना हे करण्यासाठी फक्त PCIe 6.0 x1 ची आवश्यकता असेल.
PCIe 6.0 मध्ये PCIe 3.0 च्या काळात सादर केलेले 128b/130b एन्कोडिंग सुरू राहील. मूळ CRC व्यतिरिक्त, हे लक्षात घेणे महत्त्वाचे आहे की नवीन चॅनल प्रोटोकॉल इथरनेट आणि GDDR6x मध्ये वापरल्या जाणाऱ्या PAM-4 एन्कोडिंगला देखील समर्थन देतो, जो PCIe 5.0 NRZ ची जागा घेतो. तेवढ्याच वेळेत एकाच चॅनलमध्ये अधिक डेटा सामावला जाऊ शकतो, तसेच बँडविड्थ वाढवणे व्यवहार्य आणि विश्वसनीय बनवण्यासाठी फॉरवर्ड एरर करेक्शन (FEC) नावाची कमी-विलंब असलेली डेटा त्रुटी सुधारणा यंत्रणा वापरली जाते.
अनेक लोकांना प्रश्न पडू शकतो की, PCIe 3.0 बँडविड्थ सहसा वापरली जात नाही, मग PCIe 6.0 चा उपयोग काय? आर्टिफिशियल इंटेलिजन्ससह, जास्त डेटा लागणाऱ्या ॲप्लिकेशन्सच्या वाढीमुळे, व्यावसायिक बाजारपेठेतील ग्राहकांची मागणी जलद ट्रान्समिशन दर असलेल्या IO चॅनेलची वाढत आहे, आणि PCIe 6.0 तंत्रज्ञानाची उच्च बँडविड्थ, ॲक्सिलरेटर, मशीन लर्निंग आणि HPC ॲप्लिकेशन्ससह, उच्च IO बँडविड्थची आवश्यकता असलेल्या उत्पादनांची कार्यक्षमता पूर्णपणे वाढवू शकते. PCI-SIG ला देखील वाढत्या ऑटोमोटिव्ह उद्योगाचा फायदा घेण्याची आशा आहे, जो सेमीकंडक्टरसाठी एक हॉटस्पॉट आहे, आणि PCI-स्पेशल इंटरेस्ट ग्रुपने ऑटोमोटिव्ह उद्योगात PCIe तंत्रज्ञानाचा अवलंब कसा वाढवायचा यावर लक्ष केंद्रित करण्यासाठी एक नवीन PCIe टेक्नॉलॉजी वर्किंग ग्रुप तयार केला आहे, कारण या इकोसिस्टमची बँडविड्थची वाढती मागणी स्पष्ट आहे. तथापि, मायक्रोप्रोसेसर, GPU, IO डिव्हाइस आणि डेटा स्टोरेज डेटा चॅनेलला जोडले जाऊ शकत असल्याने, आणि PC ला PCIe 6.0 इंटरफेसचे समर्थन मिळू शकत असल्याने, मदरबोर्ड उत्पादकांना उच्च-गती सिग्नल हाताळू शकणाऱ्या केबलची व्यवस्था करण्यासाठी अतिरिक्त काळजी घेणे आवश्यक आहे, आणि चिपसेट उत्पादकांना देखील संबंधित तयारी करणे आवश्यक आहे. इंटेलच्या प्रवक्त्याने डिव्हाइसेसमध्ये PCIe 6.0 सपोर्ट कधी जोडला जाईल हे सांगण्यास नकार दिला, परंतु त्यांनी पुष्टी केली की ग्राहक अल्डर लेक आणि सर्व्हर साइड सॅफायर रॅपिड्स व पॉन्टे वेकियो हे PCIe 5.0 ला सपोर्ट करतील. एनव्हिडियानेही PCIe 6.0 कधी सादर केले जाईल हे सांगण्यास नकार दिला. तथापि, डेटा सेंटर्ससाठी असलेले ब्लूफील्ड-3 डीपीयू आधीपासूनच PCIe 5.0 ला सपोर्ट करतात; PCIe स्पेसिफिकेशनमध्ये केवळ फिजिकल लेयरवर लागू करणे आवश्यक असलेली फंक्शन्स, परफॉर्मन्स आणि पॅरामीटर्स नमूद केली आहेत, परंतु ती कशी लागू करायची हे नमूद केलेले नाही. दुसऱ्या शब्दांत, उत्पादक कार्यक्षमता सुनिश्चित करण्यासाठी त्यांच्या स्वतःच्या गरजा आणि प्रत्यक्ष परिस्थितीनुसार PCIe च्या फिजिकल लेयरची रचना डिझाइन करू शकतात! केबल उत्पादकांना अधिक वाव मिळू शकतो!
पोस्ट करण्याची वेळ: जुलै-०४-२०२३
